自对准 CFET 技术如何将 CMOS 缩放扩展至 10 埃以下
Lam Research 用 SEMulator3D 数字孪生建模验证了一种自对准互补场效应晶体管（SA-CFET）架构，可在 10 埃节点后延续 CMOS 缩放。
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Lam Research 半导体制造技术AI 评分3636 Lam Research 启用美国最大仓储物流中心，专为速度、韧性与 AI 时代增长而建
Lam Research 在加州 Livermore 启用其最大美国仓库，一座 470,000 平方英尺的物流与供应链枢纽，以支持 AI 技术需求带来的半导体供应链压力。馆内 40,000 平方英尺的自动化存取系统配备 15 台机器人，可将零件检索时间从 6 分钟缩短至 30 秒以内，比现有系统快 12 倍。该中心预计到 2027 年支持超过 200 个工作岗位。
Lam Research 半导体制造技术AI 评分2828 为什么面板级处理可能变革先进半导体封装（Semi 101）
AI 对更大、更复杂芯片封装的需求正推动行业探索面板级封装（PLP）：用矩形面板取代圆形晶圆，以提升面积利用率和可扩展性，突破传统晶圆级封装的尺寸限制。Lam Research 正通过工具创新和基础设施投入（包括 Salzburg Panel Center of Excellence）推进该技术的研发与量产就绪。该技术仍面临均匀性控制、良率管理及行业标准等挑战。
Lam Research 半导体制造技术AI 评分4747 Lam Research 俄勒冈 Tualatin 实验室扩建动工，加速 AI 芯片创新
Lam Research 在俄勒冈州 Tualatin 研发中心动工扩建新实验室，建成后洁净室空间扩大超 50%，面积 120,000 平方英尺，预计 2028 年启用。
Lam Research 半导体制造技术AI 评分2424 虚拟制造结合应力物理：解决 GAA 沟道非均匀性问题
Lam Research 使用 SEMulator3D® 集成应力建模，在制造前预测 GAA 堆叠纳米片沟道间的应力不均匀——nFET 应力差达 400-800 MPa，pFET 则低于 200 MPa。DOE 实验表明沟道厚度、fin 宽度和横向刻蚀共同影响应力均匀性，其中将最顶层沟道厚度从 4 nm 增至 7 nm 可显著降低应力差。