Semiconductor Engineering 博客综述（10 月 7 日）：CFET、Agentic AI 与 6G 等行业观点汇总
Semiconductor Engineering 汇总本周博客：Siemens 团队探讨 CFET 与埋入式电源轨如何缩小芯片面积、提升能效，满足 AI 加速器、数据中心与移动处理器需求；Synopsys、Cadence 分析 agentic AI 在 EDA 中的协作优势；Arm 推出 AMBA C2C 扩展 chiplet 连接。
#芯片制造
#芯片制造
今日 2 条Semiconductor Engineering 芯片与封装AI 评分2020 TrendForce Insights 半导体产业洞察AI 评分4444 CPO 中的 FAU 耦合瓶颈：无源件背后的激烈竞争
FAU（光纤阵列单元）的精准对准与固定——FAU 耦合——已成为 CPO 制造与测试的关键瓶颈。TSMC 在 SEMICON Taiwan 2026 上公布 COUPE 升级路线图：单颗带宽 2026 年达 3.2 Tbps，2027 年翻倍至 6.4 Tbps，长期目标超 51.2 Tbps；OE 集成于基板可带来 4X 能效提升，OOI 进一步达 10X。
Lam Research 半导体制造技术AI 评分4141 自对准 CFET 技术如何将 CMOS 缩放扩展至 10 埃以下
Lam Research 用 SEMulator3D 数字孪生建模验证了一种自对准互补场效应晶体管（SA-CFET）架构，可在 10 埃节点后延续 CMOS 缩放。
Intel 官方公告AI 评分5555 Intel Foundry 与 ASML 合作推进 High NA EUV 量产就绪，累计加工晶圆超百万片
Intel Foundry 与 ASML 在 SPIE 光掩模与 EUV 光刻会议上公布 High NA EUV 量产进展，该技术已用于 Intel 18A 工艺上部分 Core Ultra Series 3（Panther Lake）处理器的量产。
Lam Research 半导体制造技术AI 评分2424 虚拟制造结合应力物理：解决 GAA 沟道非均匀性问题
Lam Research 使用 SEMulator3D® 集成应力建模，在制造前预测 GAA 堆叠纳米片沟道间的应力不均匀——nFET 应力差达 400-800 MPa，pFET 则低于 200 MPa。DOE 实验表明沟道厚度、fin 宽度和横向刻蚀共同影响应力均匀性，其中将最顶层沟道厚度从 4 nm 增至 7 nm 可显著降低应力差。