自对准 CFET 技术如何推动 CMOS 缩放突破 10 Å

随着尺寸不断缩小，传统的全环绕栅极（GAA）纳米片晶体管可能面临越来越多的挑战，例如泄漏、迁移率、电阻以及制造变异性。

一种拟议的自对准互补场效应晶体管（SA-CFET）架构通过垂直堆叠 N 沟道金属氧化物半导体（NMOS）和 P 沟道金属氧化物半导体（PMOS）器件，并使用自对准模块来提高密度和可制造性，从而解决了这些限制。

什么是 CFET？

互补场效应晶体管（CFET）是一种将 NMOS 和 PMOS 器件垂直堆叠的晶体管架构。与并排布局相比，这种配置可以减少单元面积、增加有效沟道宽度，并改善静电控制。

Semiverse Solutions 团队借助 SEMulator3D，使用数字孪生工艺建模表明，自对准架构可以支持静态随机存取存储器（SRAM）和逻辑单元，同时实现 0.0094 μm² 的 SRAM 位单元、相比 N3 技术 52.7% 的面积缩减，以及关键接触层上至少 10 nm 的套刻窗口。

为什么晶体管缩放到 10 埃以下如此困难

许多专家认为，目前最先进的晶体管架构——硅 GAA 纳米片——在超过 10 埃（Å）节点后可能开始出现物理和制造问题。这些挑战包括：

随着栅极长度缩短，源漏隧穿和泄漏电流增加
随着沟道厚度减小，出现迁移率问题、表面散射和制造问题
随着晶体管尺寸减小，出现接触电阻和寄生电阻问题
制造变异性可能在超过 10 Å 节点后严重影响良率

面对这些挑战，仅靠缩小有源区、栅极或金属图案化间距来减小纳米片器件面积或提高器件密度正变得日益困难。

为什么 CFET 对 10 埃以下缩放至关重要

CFET 架构将 PMOS 和 NMOS 垂直堆叠，以实现显著的面积缩减、通过更大的有效沟道宽度提升性能，并改善静电特性。^1,2,3,4 然而，CFET 架构面临自身的关键集成挑战：金属栅极隔离的复杂性以及可能导致电气短路或断路的接触拥挤问题。这些问题在更小尺寸下会加剧，需要创新方案来保证可扩展性。

自对准架构的工作原理

为了应对这些挑战，我们提出了一种具有三个关键自对准模块的 SA-CFET 架构：SA-BPR（埋入式电源轨）、SA-CT（接触点）和 SA-TSV（硅通孔）。

这些工艺模块扩大了边缘放置误差窗口并缓解了接触拥挤问题，从而提高工艺裕量。该架构采用非金属栅极切断设计和中间介质隔离（MDI）来实现功函数分离。⁵ SA-CFET 保持与 N3 规格的兼容性（42 nm CPP、21 nm 金属间距），将对套刻敏感的步骤转化为自对准工艺，以获得更好的可制造性。

图 1：SA-CFET 的关键集成回路。

设计实现：SRAM 和逻辑单元

SA-CFET 设计可成功构建 6T SRAM 单元和逻辑标准单元(NOT、NAND、NOR),且任何单个鳍片中都无需金属栅极分割,从而简化了工艺流程。完整的互连网络经数字孪生(工艺)仿真验证,在保持自对准优势的同时展现了复杂的布线能力。

图 2:三维互连网络架构,展示经数字孪生仿真验证的具有复杂布线的 SRAM 和逻辑单元(NAND、NOR、NOT)。

性能结果

SA-CFET 实现了 0.0094 μm² 的 6T SRAM 位单元面积——相比 N3 工艺减小 52.7%⁶,相比最先进的 A7 CFET 设计减小 19%。工艺稳健性验证显示,所有关键接触层至少有 10 纳米的套刻窗口,且无开路/短路失效,证实了充裕的工艺裕度。

图 3:SRAM 位单元面积对比,显示相比 N3 工艺减小 52.7%。

图 4:套刻窗口验证,确认各关键接触层均具备稳健的工艺裕度。

结论

本文介绍了一种采用多重自对准工艺的创新自对准 CFET 架构。利用该架构,我们借助数字孪生(工艺)建模,为 6T SRAM 器件和逻辑标准单元设计了工艺流程。

我们发现,所提出的架构相比当前或传统半导体制造工艺,具有相似甚至更为宽松的设计规则。它还相比现有 N3 器件和最先进的 CFET 架构都实现了面积缩减。

更重要的是,它避免了现有纳米片架构中的许多微缩问题,通过更大的有效沟道宽度和在更小节点上改善的静电性能实现了性能提升。我们相信,这项工作展示了一种潜在的架构解决方案,可支持 10 埃及以上节点的晶体管 CMOS 微缩。

参考文献

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-Y. J. Chang 等人，《A 38.1Mb/mm² SRAM in a 2nm-CMOS-Nanosheet Technology for High-Density and Energy-Efficient Compute》，2025 IEEE 国际固态电路会议（ISSCC），美国加利福尼亚州旧金山，2025 年，第 492-494 页。