PVTW：将芯片表征从 PVT 扩展到真实工作负载

几十年来，硅特性表征一直围绕着工艺、电压和温度（PVT）构建。我们在工艺偏差范围内表征器件，扫描电压和频率，控制温度，生成 SHMOO 图，并确定硅片的运行包络。

这一方法论依然基础。但如今的高性能处理器日益成为独立的系统。一个 AI 加速器可能包含数千个计算单元、分布式 SRAM、高速 SerDes、PCIe 和以太网接口、多个时钟域和电源域、先进封装、固件、操作系统、编译器以及应用软件。

两个在完全相同的电压、频率和温度下工作的器件，可能会因为被要求执行的任务不同而表现各异。

这提示我们应增加另一个维度：PVTW：工艺 × 电压 × 温度 × 工作负载

频率可以在这一表征空间内扫描，以确定运行裕量。

我们的目标不是用系统级测试取代传统的 ATE 表征，而是将 ATE 提供的电气精度和控制与 SLT 提供的真实运行环境相结合，同时保留独立使用两者的能力。

一个平台，两种能力，三种模式

实现 PVTW 的一种方法是采用融合 ATE 资源和 SLT 能力的混合表征架构。

没有必要重新创建 ATE 中已有的资源。现有 ATE 基础设施，包括较老一代的平台，可以提供可编程器件电源、独立的电源轨控制与测量、可变频率时钟、数字激励与采集、ATPG 及结构化测试内容、参数测量以及传统的 SHMOO 表征。

SLT 提供的是根本不同的东西：应用环境。

处理器可以启动固件和操作系统，加载驱动程序和运行时软件，并运行为测试架构特定部分而设计的确定性工作负载。对于 AI 处理器，这些工作负载可能侧重于计算、SRAM、外部存储器、PCIe、以太网或芯片间通信。其他工作负载可以有意同时激活多项，以制造真实的系统压力。

因此，该架构提供三种模式。ATE 模式执行传统的电气、结构和参数表征。SLT 模式执行受控的系统工作负载。组合模式使用 ATE 资源控制和测量电气条件，同时器件执行 SLT 工作负载。

组合模式正是 PVTW 尤其引人入胜之处。

考虑使用 ATPG 或适当的功能测试内容进行传统的电压和频率 SHMOO 测试。在受控温度下，确定运行边界。

然后启动处理器，建立确定性工作负载，并重复扫描。

先从计算密集型工作负载开始。再依次用 SRAM、外部存储器、PCIe 和以太网密集型工作负载重复测试。最后，创建刻意同时产生计算、存储器和 I/O 活动的组合场景。

假设一次 ATPG SHMOO 表明某器件在特定频率下可正常工作至 0.72 V，而一个 SRAM 密集型应用在 0.76 V 时开始产生错误。

这 40 mV 的差异并非 ATE 与 SLT 之间的简单分歧，而是一种表征信息。

工作负载中有什么东西在消耗裕量。是 SRAM 时序？时钟分配？电压降（IR drop）？同步开关噪声？热梯度？供电？还是多个子系统之间的相互作用？

测试与特征表征之间有一个重要的区别。

启动 Linux、运行 AI 工作负载，并观察处理器是否崩溃，这是有用的测试。而特征表征需要受控变量、可重复性，以及刻意移动工作边界的能力。

保持工作负载、温度和频率不变，扫描选定的电压轨。然后保持工作负载、温度和电压不变，扫描频率。改变温度后再重复。

混合架构可以更进一步。在运行计算工作负载时，保持 I/O 和内存电压轨不变，只对核心电压轨做裕量测试。然后在执行内存密集型工作负载时，对内存相关的电压轨做裕量测试。

我们可以开始创建连接以下要素的子系统级工作负载 SHMOO 图：

设想一个器件，它通过了晶圆分选（Wafer Sort）和最终测试，但在持续的应用工作负载之后出现错误。降低温度可以降低失效率，而提高核心电压却无法消除问题。遥测数据显示，大多数错误都与同一内存接口或字节通道相关，尽管失效的地址在移动。

器件不一定非要离开特征表征平台。

SLT 模式可以暴露系统行为，帮助隔离子系统。平台可以以 ATE 模式运行，利用可编程电源、时钟控制、ATPG、功能图形和参数测量来研究电气和结构特性。

或者两种能力可以协同工作。工作负载复现临界状态，同时 ATE 资源操控选定的电压轨和时钟。

因此，这三种模式回答的是不同的问题。SLT 暴露行为，ATE 研究电气和结构特性，组合模式则表征二者的相互作用。

这就形成了一个紧密的工程闭环：

创建工作负载 → 观察临界性 → 隔离子系统 → 进行电气特征表征 → 修改条件 → 重复工作负载 → 建立关联 → 找出根本原因

对我而言，这就是 PVTW 背后令人感兴趣的可能性。SLT 不再只能被看作是下游的生产筛选。与 ATE 资源智能组合后，它可以成为受控硅片特征表征环境的一部分。

但这又引出了另一个问题。如果两个器件都 PASS，它们真的等价吗？

这正是第 2 部分的主题：《超越通过/失败：用 PVTW 表征硅片裕量》。