自对准 CFET 技术如何将 CMOS 缩放扩展至 10 埃以下
Lam Research 用 SEMulator3D 数字孪生建模验证了一种自对准互补场效应晶体管（SA-CFET）架构，可在 10 埃节点后延续 CMOS 缩放。
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Intel 官方公告AI 评分5555 Intel Foundry 与 ASML 合作推进 High NA EUV 量产就绪，累计加工晶圆超百万片
Intel Foundry 与 ASML 在 SPIE 光掩模与 EUV 光刻会议上公布 High NA EUV 量产进展，该技术已用于 Intel 18A 工艺上部分 Core Ultra Series 3（Panther Lake）处理器的量产。
Lam Research 半导体制造技术AI 评分2424 虚拟制造结合应力物理：解决 GAA 沟道非均匀性问题
Lam Research 使用 SEMulator3D® 集成应力建模，在制造前预测 GAA 堆叠纳米片沟道间的应力不均匀——nFET 应力差达 400-800 MPa，pFET 则低于 200 MPa。DOE 实验表明沟道厚度、fin 宽度和横向刻蚀共同影响应力均匀性，其中将最顶层沟道厚度从 4 nm 增至 7 nm 可显著降低应力差。