加速先进 IC 封装设计：Chiplet 集成的早期迭代优化方法论
Accelerating Advanced IC Package Design: A Methodology for Early and Iterative Optimization of Chiplet Integration
Cadence 提出一套 IC 封装设计方法论，支持对 chiplet 集成进行早期和迭代优化。随着 CoWoS-R、CoWoS-L 等封装技术因信号数量激增和 HBM 集成而日趋复杂，传统设计分析流程面临超期风险。
通过早期阶段的 IC 封装设计与分析，优化芯粒集成、电源完整性和性能。
当今的多芯片和芯粒解决方案正引领着“超越摩尔”的愿景，各公司纷纷利用封装技术创造价值，并与竞争对手形成差异化。硅通孔（TSV）、晶圆级封装（WLP）和 3D 堆叠技术为各种形态因素提供了广泛的封装选择。图 1 展示了常见的 3D 芯片/晶圆堆叠与传统 2D 片上系统（SoC）的对比示例。
图 1：3D 芯片/晶圆堆叠的常见示例。来源：Cadence
随着带重布线层的基板上晶圆上芯片（CoWoS-R）和局部硅互连（CoWoS-L）等半导体封装技术因信号数量快速增长以及高带宽内存（HBM）的集成而日益复杂，高速接口区域成为设计与分析的关键焦点。这种复杂性给传统的设计与分析流程带来了挑战，因为将大型设计导入分析工具以及管理重新设计可能会超出项目时间限制，使得按时交付变得困难。
本白皮书提出了一套全面的方法论，可实现对 IC 封装设计的早期迭代优化。通过将设计内分析（IDA）直接集成到设计环境中，并利用可扩展的多物理场仿真引擎，IC 封装工程师可以缩短设计周期，减少后期意外，并对复杂的先进封装设计实现有把握的签署确认。
阅读更多内容。
来源：Semiconductor Engineering 芯片与封装 · semiengineering.com