imec 推进基于 CFET 的器件路线图：新型集成模块与标准单元配置

关键要点：

从 A7 逻辑技术节点开始，业界可能将转向基于 CFET 的晶体管架构，从而实现 4.5-track（4.5T）及以下的标准单元。
CFET 赋能的进展由两条互补的研发路径支撑，imec 在许多底层创新方面处于先锋地位：一是 CFET 专用工艺模块的开发，二是针对可扩展标准单元配置的设计-技术协同优化（DTCO）探索。
本文（分为两部分）的第一部分介绍了两个优化的 CFET 专用模块：（1）背面接触模块；（2）栅极堆叠集成模块，该模块可在纳米片和 CFET 器件中实现多种阈值电压。
第二部分涵盖 imec 最新的 CFET DTCO 研究。文中提出了一种新颖的可扩展顺序 CFET 架构，支持分离栅和共栅器件选项，这对推进逻辑和 SRAM 缩放路线图都至关重要。另一项 DTCO 研究则展示了在线路后端（BEOL）层面改进的布线能力，以支持 CFET 标准单元的缩放。

CFET 技术在集成工作和 DTCO 研究的支持下不断前进

半导体行业正在经历一场重大的架构转型，环栅（GAA）纳米片晶体管正在 3nm 及更先进逻辑节点中取代 FinFET。GAA 纳米片晶体管技术可扩展至 A10 逻辑世代，在该世代可实现 5.5-track（T）标准单元——track 是标准单元高度的度量单位。

对于 A7 节点，满足 AI 革命驱动的日益多样化的应用需求的选项正变得越来越丰富。根据 imec 最新的路线图，其中一个选项是围绕 imec 的 CMOS 2.0 缩放范式来设计系统。在 CMOS 2.0 中，片上系统（SoC）被划分为多个异构的功能层，每层都采用最合适的技术进行优化，并通过 3D 互连技术重新连接。对于其他用例，GAA 纳米片技术可能被推向其终极缩放极限，电力由正面或背面供电。但业界也可能转向互补 FET（CFET）器件架构。通过将 pMOS 和 nMOS 晶体管堆叠在一起，标准单元可以进一步缩小到 3T，从而将经典 CMOS 逻辑路线图至少延伸到 A3 技术节点。

图 1：imec 的逻辑技术路线图。

imec 及其产业合作伙伴正致力于使基于 CFET 的器件具备可制造性。近年来，他们为关键集成方法奠定了基础，这些方法分为单片 CFET（mCFET）和顺序 CFET（sCFET）两类 [1,2]。

两种方案都从 Si/SiGe 层的垂直堆叠开始，nFET 和 pFET 均由此制造。mCFET 将具有共同顶栅和底栅的垂直器件结构在单一工艺步骤序列中进行图案化和加工。围绕和介于这种高深宽比器件结构之间的材料图案化、沉积和选择性去除，在工艺模块开发方面需要投入大量精力。相反，sCFET 使用专用的掩膜版独立地对顶部和底部器件进行图案化。与 mCFET 相比，sCFET 的各个工艺步骤更简单，但某些关键步骤需要执行两次——顶部和底部分别进行。此外，sCFET 还涉及两次晶圆翻转，这会使晶圆变形，并对前后器件连接的精确对准提出挑战。在对准精度取得进一步进展之前，mCFET 被认为提供了通向产业化应用的最快路径。

CFET 集成方面的进展还辅以设计-工艺协同优化（DTCO）研究，这些研究从电路级视角审视 CFET 器件架构 [2]。这些研究旨在确定可扩展的标准单元配置以及性能增强技术，从而在功耗、性能、面积和成本之间提供最佳权衡。

在这篇分为两部分的文章中，我们报告了 CFET 器件集成方面的重大进展，并通过 DTCO 研究讨论 CFET 的可扩展性。

在第 1 部分 [link] 中，我们介绍了对 mCFET 和 sCFET 两种器件类型都必不可少的两个工艺模块：(1) 背面接触模块，以及 (2) 一种栅极堆叠集成方法，可在纳米片和 CFET 器件中实现多种阈值电压（V_t）。

在第 2 部分中，我们介绍了一种可扩展的 sCFET 架构，支持分割栅和共栅两种配置。除了推进逻辑路线图之外，DTCO 工作还展示了这种分割栅架构如何同样有益于基于 CFET 的 SRAM 缩放。最后，我们还演示了改进的后道工序（BEOL）布线能力，以支持 CFET 标准单元的缩放。

所报告的成果是在由 imec 主办的欧洲 NanoIC 试点线的框架内取得的，该试点线致力于开发 2nm 以下的片上系统。CFET 开发以 CFET 专用设计、工艺步骤、模块和基线流程为核心，已被选为将逻辑路线图延伸至埃米时代的关键使能技术之一。这将有助于欧洲保持在下一代半导体创新与制造的前沿。

sCFET 的新颖架构：分割栅器件架构扩大了 CFET 的缩放潜力

早期的 DTCO 研究已经证明了 CFET 技术在后续逻辑节点上的缩放潜力——这是半导体行业采用新器件架构的前提条件。例如，对于 mCFET，imec 此前确定了双行（DR）CFET 架构是将 mCFET 集成到 A7 标准单元中的最优方式 [3]。双行 CFET 标准单元包含两行堆叠器件，中间共享一个垂直信号过孔，单元边界处设有电源墙（见图 2）。随后，版图低效问题得到了解决，产生了双行 CFET 的优化版本：半高双行（hDR）架构。在 IEDM 2025 上，还引入了额外的缩放增强技术，例如混合沟道的集成，以支持迈向 A3 的激进面积缩放目标 [2]。

共栅与分离栅器件：用一种器件架构同时提供两种方案的挑战

制造 mCFET 器件的工艺流程天然提供共栅器件：nFET 和 pFET 的栅极在结构上彼此相连。这对 90-95% 的基础逻辑门都很有效——想想执行逻辑取反操作的反相器电路（即 NOT 门）。但对于其他逻辑电路，例如触发器和多路选择门，则需要独立控制 nFET 和 pFET 的金属栅极。解决这一需求的一种方法是让堆叠 CFET 器件中的某一种极性闲置不用（例如只使用 nFET，移除 pFET）。这种方法虽然解决了栅极控制问题，却没有充分利用堆叠 nFET 和 pFET 带来的面积优势。

sCFET 器件架构中，顶部和底部器件是独立图案化的，能够更自然地提供分离栅器件。但传统 sCFET 架构会给我们带来相反的问题：对于那些需要栅极相连的电路，需要一个额外的模块来连接栅极。

双翻转 sCFET 架构：以高面积效率的方式同时提供两种选择

在 2026 年 VLSI 会议上，imec 推出了双翻转 sCFET 架构，可在不牺牲面积效率的前提下同时提供分离栅和共栅两种器件选择 [4]。

图 2：(a) 双行 mCFET（DR）、(b) 带密集背面 metal-0 走线（BM0）的半高双行（hDR）、(c) 带分离栅的 hDR，以及 (d) 带分离栅和密集 BM0 的 sCFET 的截面图 （在 2026 年 VLSI 会议上发表）。（CH = 标准单元高度；NSH = 纳米片沟道；MRW = 共享信号墙；VMM = 可绕过底部器件的通孔；MD = 金属-扩散层）

针对围绕 AND、OR 和反相器等电路设计的多种基于 CFET 的单元库，评估了新架构在面积效率和可布线性方面的表现。新 sCFET 双翻转架构的总体库效率（h）高达 98%，与双行（DR）和半高双行（hDR）mCFET 架构相比，面积利用率最高。结合密集背面 metal-0（BM0）布线，新架构可支持 3T 标准单元——按照 imec 最新技术路线图，A3 和 A2 逻辑节点将需要这类单元。

图 3：各 CFET 架构（双行（DR）、半高双行（hDR）、带密集背面 metal-0 布线的 hDR（hDR/dense BMO）以及双翻转 sCFET）的 CFET 单元库单元面积分解。sCFET 显著优化了单元库，整体版图效率达到 98%（h_layout）（在 2026 年 VLSI 会议上发表）。

双翻转 sCFET 工艺流程从键合堆叠开始，顶部与底部器件之间嵌入了中间介质隔离层（eMDI）[2]。首先，顶部器件从正面进行图案化，顶部栅极在替换金属栅模块中部分完成。晶圆翻转并减薄后，底部器件从背面进行图案化。接着，可选地在底部和顶部栅极之间提供通孔连接，可用于共栅用例。经过第二次晶圆翻转后，顶部和底部器件的加工完成。

引入混合通道的可能性带来了额外的扩展潜力，可分别针对 nFET 和 pFET 进行优化。想象一下顶部器件和底部器件采用不同沟道取向的 CFET 器件，或者具有非对称薄片宽度的 CFET。这带来了额外的功耗-性能-面积收益，并支持设计灵活性。

A 5T+1 CFET SRAM 位单元：分栅 sCFET 器件架构延长 SRAM 扩展路线图

静态随机存取存储器（SRAM）仍然是业界提供片上缓存内存的主力——这是连接动态 RAM（DRAM）和 XPU 的高速内存。传统 SRAM 存储位单元由六个晶体管组成：四个 nFET 和两个 pFET（或者，两个 nFET 和四个 pFET）。在这些 FET 中，两个 nFET 和两个 pFET（图 5 和图 6 中的 PUx 和 PDx）配对形成两个交叉耦合反相器，能够存储一位信息。其余的 nFET 被设计为传输门晶体管（PG），连接到位线和字线（BL、WL），并在读和写操作期间控制数据流。

SRAM 密度危机：CFET 能否带来缓解？

与逻辑技术一样，SRAM 内存的密度提升依赖于位单元的尺寸缩放，并结合器件架构创新。但自 7nm 技术节点以来，与逻辑 CMOS 器件扩展相比，SRAM 位单元扩展已陷入停滞。这种扩展潜力的不对称给芯片设计师带来了相当大的挑战。即使过渡到基于 GAA 纳米片的 6T SRAM 单元也无法提供所需的功耗、性能和面积收益。基于 CFET 的 6T SRAM 技术有望带来初步缓解，因为（部分）nFET 和 pFET（即 PUx 和 PDx）的堆叠可以大幅提高 SRAM 位单元密度。

图 4：SRAM 密度危机。蓝色符号代表 imec 的高密度 SRAM 方案，包括单行、双行、优化双行以及新的 5T+1 架构 （于 2026 VLSI 上发表）。

但即使在 CFET SRAM 时代，进一步缩小面积也面临挑战，因为 6T SRAM 位单元无法高效映射到基于 CFET 的架构上。虽然两个反相器可以使用堆叠 n/p 器件架构（PUx 和 PDx）进行映射，但作为单个传输门晶体管（PG）的两个 nFET 使得 CFET 器件堆叠顶部的两个 p 型晶体管闲置未用。因此，CFET 固有的垂直密度优势无法完全转化为 6T SRAM 的位单元面积扩展。仅有一个传输门晶体管的 5T SRAM 位单元配置作为一种面积高效的替代方案已被研究，但可写性和噪声问题阻碍了它的采用。

图 5：传统 6T SRAM 的示意图，它无法很好地映射到 CFET 上 （于 2026 VLSI 上发表）。（WL = 字线；BL 和 BLB = 位线；PUx 和 PDx 构成存储 1 位信息的交叉耦合反相器；VSS 和 VDD 是电源线）

一个前景光明的 5T+1 SRAM CFET 架构：由 sCFET 分栅器件实现

Imec 的用于分离栅器件的新型 sCFET 架构，如今为 SRAM 密度的持续微缩开辟了道路——在 2026 VLSI 上发表 [5]。在这种新颖的 5T+1 架构中，两个单传输门晶体管（PG）被一个 CFET 传输门器件（TG）取代，该器件由一个 nFET 和一个 pFET 配对组成。这样的传输门需要独立的 n 和 p 栅极控制，这可以通过实现 imec 的新型 sCFET 分离栅器件来实现。因此，可以在保持 5T 占位面积的同时，实现类 5T 的 SRAM 位单元（即采用 sCFET 传输门的单端 SRAM 位单元）。与‘经典’的 5T 实现相比，使用传输门作为存取器件还改善了可写性。

图 6：采用传输门的 5T+1 CFET SRAM 示意图（在 2026 VLSI 上发表）。（BL = 位线；WLn 和 WLp 是连接到传输门（TG）的 nFET 和 pFET 的字线；VSS 和 VDD 是电源线）

通过在存储阵列层面优化版图和布线能力，可以进一步改善 SRAM 的操作。imec 的 DTCO 研究表明，采用这种创新的 5T+1 配置，位单元比传统的 6T CFET SRAM 单元小 12.5%，写操作速度快 7-15%。这使得 5T+1 CFET SRAM 位单元成为延续 SRAM 微缩路线图至 A7 及以后节点的一个有吸引力的选择。

超越标准单元：改善 BEOL 布线能力以支持 CFET 微缩路线图

在各种 DTCO 研究中，imec 已经展示了借助创新的标准单元配置和微缩助推器，在后续逻辑技术节点上微缩 CFET 器件架构的能力。但 imec 在 2026 VLSI 上发表的一项新 DTCO 研究指出，随着我们逼近埃米时代，标准单元层面的面积优势很容易被 BEOL 中的微缩问题所抵消 [6]。换句话说：将各种基于 CFET 的标准单元互连起来正变得越来越困难。

在所有东西按比例微缩的理想微缩情景下，布线能力从一个节点到另一个节点保持不变。然而，从 2nm 节点开始，一些设计规则（如有源多晶硅间距（CPP，一个由栅极长度和源/漏接触长度共同决定的指标）和 metal-1 间距）的微缩已开始放缓。这增加了晶圆正面的布线拥塞，从而影响性能、功耗和面积。此外，激进的标准单元微缩限制了对输入和输出引脚的可访问性。

提高传动比：为基于 CFET 的埃米节点技术改善 BEOL 布线能力

幸运的是，有几种手段可以改善 BEOL 布线能力。其中之一是提高所谓的传动比，即 CPP 与 metal-1 间距之比。在 2nm 节点的处理器设计中，这个传动比通常约为 1:1。在 2026 VLSI 上，imec 通过一项 DTCO 研究证明，对于基于 A7 CFET 的设计，将传动比提高到 2:1 可以在不牺牲功耗和性能的情况下，同时改善引脚可访问性和面积利用率 [6]。在实际操作中，这将推动 metal 1 走向更小的间距，需要更先进的光刻方案，例如单次图形化的 High NA EUV 光刻来实现其制造。

图 7：A7 中 GR 1:1 和 GR 2:1 下 ND2D1 单元 M1 布线的示意图，展示了 GR 2:1 改善的引脚可访问性（发表于 2026 VLSI）。

第二部分总结：推动 CFET 缩放路线图

借助双翻转 sCFET，imec 正在向逻辑路线图引入一种新的 CFET 器件架构。双翻转 sCFET 具有很高的缩放潜力，可同时提供分离栅和共栅器件选项，且无面积损失。这一新架构不仅有益于逻辑路线图，还通过实现 5T+1 SRAM CFET 位单元存储器，为停滞不前的 SRAM 路线图提供了解决方案。在另一项 DTCO 研究中，imec 展示了改进的 BEOL 可布线性如何进一步支持基于 CFET 的标准单元的激进缩放。

这项工作部分由 NanoIC 中试线推动。其采购和运营由 Chips Joint Undertaking 通过欧盟的 Digital Europe（101183266）和 Horizon Europe 计划（101183277），以及参与国比利时（弗拉芒）、法国、德国、芬兰、爱尔兰和罗马尼亚共同资助。欲了解更多信息，请访问 nanoic-project.eu。

想了解更多吗？

[1] ‘Towards a process flow for monolithic CFET transistor architectures’，《Towards a process flow for monolithic CFET transistor architectures》（单片 CFET 晶体管架构的工艺流程探索），imec 阅览室，2023；

[2] ‘Performance boosters to scale monolithic CFET across multiple logic technology nodes’，《跨多个逻辑技术节点缩放单片 CFET 的性能增强手段》，S. Yang 等，imec 阅览室，2025；

[3] ‘Imec proposes double-row CFET for the A7 technology node’（imec 为 A7 技术节点提出双行 CFET），imec 新闻稿，2024；

[4] ‘Double-flip sequential CFET: superior 3T library efficiency and PPA’（双翻转顺序 CFET：卓越的 3T 库效率和 PPA），S. Yang 等，2026 VLSI；

[5] ‘5T+1 CFET SRAM with dual-bitline-per-cell-height enabling differential readout and 12.5% area reduction’（每个单元高度双位线的 5T+1 CFET SRAM，实现差分读取和 12.5% 面积缩减），D. Abdi，2026 VLSI；

[6] ‘Scaling high density designs towards Angstrom nodes: BEOL routability, pin accessibility challenges and impact of gear ratio’（将高密度设计缩放至埃米节点：BEOL 可布线性、引脚可访问性挑战及齿轮比的影响），J.-Y. Lin，2026 VLSI。

本文《推进基于 CFET 的器件路线图：新型集成模块与标准单元配置》首发于 Semiconductor Engineering。