UCSC 论文探讨背面时钟网格如何降低 2nm 纳米片工艺的偏差与功耗

Backside Clock Meshes Cut Skew and Power in 2nm Nanosheets (UCSC)

AI 导读

加州大学圣塔克鲁兹分校研究团队发布了首个背面时钟网格的设计空间探索，基于 2nm GAAFET BSPDN 工艺在 OpenROAD 和 GT2N 上实现。背面供电网络在晶圆背面提供厚、低电阻金属层，可降低时钟偏差与功耗；由于触发器仍在正面，所有连接需经硅通孔。论文于 2026 年 10 月发布在 arXiv（arXiv:2610.02401）。

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加州大学圣克鲁兹分校的研究人员发表了一篇题为“Design Space Exploration of Backside Clock Meshes for 2 nm GAAFET BSPDN Technology”的技术论文。

摘要摘录：“时钟网格用于高性能 VLSI 设计中，以最小化偏斜并容忍片上偏差，但它们会占用昂贵金属层上稀缺的布线资源。背面供电提供了一种新选择：它在晶圆背面增加了厚而低电阻的金属层，而电源网格并不会占用所有这些资源。触发器仍位于正面；因此背面网格无法直接驱动它们，每个连接都必须穿过硅通孔。我们首次对背面时钟网格进行了设计空间探索，并在 GT2N（一种 2 nm 纳米片技术）上以 OpenROAD 实现。”

在此查看该技术论文。 2026 年 10 月。

Ali, Wajid, Muhammad Hadir Khan, Dalton Gaddy, and Matthew Guthaus. “Design Space Exploration of Backside Clock Meshes for 2 nm GAAFET BSPDN Technology.” arXiv preprint arXiv:2610.02401 (October 2026). https://doi.org/10.48550/arXiv.2610.02401

本文最初发布于 Backside Clock Meshes Cut Skew and Power in 2nm Nanosheets (UCSC)，首发于 Semiconductor Engineering。