为什么人人都在谈混合键合，谁在这场竞赛中——TrendForce 解析 3D 封装格局

TrendForce 2026 旧金山路演将于10月16日举行。欢迎加入我们，一起解析先进封装如何重塑晶圆代工行业，同时探讨最新的 AI 服务器与数据中心市场动态，及其对全球 AI 基础设施未来的意义：在此注册。

从8月的 OCP APAC 和 Hot Chips，到9月的 SEMICON Taiwan，先进封装在整个半导体行业持续升温。为什么先进封装如此重要？晶体管微缩正逼近物理极限，因此为了在单个封装内实现效率最大化，行业正迅速转向芯片堆叠与异构集成。

在上一篇文章中，我们整体分析了先进封装市场，并从规格参数和主要客户两个维度，比较了两大领先的 2.5D 平台——台积电的 CoWoS 与英特尔的 EMIB。本文将转向 3D 封装，尤其是混合键合技术。

先进封装的类型：2.5D、3D 与 3.5D

快速回顾：2.5D 封装采用布线密度极高的中介层（interposer），实现裸片之间更快的信号传输和更低的功耗。典型例子包括台积电的 CoWoS 和英特尔的 EMIB（后者在基板中嵌入小型硅桥，而非使用完整中介层）。

3D 封装将裸片垂直堆叠，缩短裸片之间的通信距离，例如台积电的 SoIC 和英特尔的 Foveros Direct 3D。两者均可实现融合 2.5D 与 3D 封装于单一架构的一体化“3.5D”方案：多颗芯片垂直堆叠为一个复合 IC，再通过 2.5D 封装与 HBM 或其他外围 IC 集成。

据台积电介绍，采用 3D 互连的 SoIC 相比采用 2.5D 互连的 CoWoS，互连密度提升 56 倍，能效提升 5 倍。台积电已于 2025 年开始量产键合间距为 6µm 的 SoIC，并计划到 2029 年将 SoIC 进一步微缩至 4.5µm 间距。

在英特尔方面，Foveros Direct 已于 2026 年上半年随 Clearwater Forest Xeon 6+ 实现量产，键合间距为 9µm。路线图上还规划了目标 3µm 的第二代技术。

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3D IC 不仅支持逻辑芯片对逻辑芯片的堆叠，还为内存对逻辑芯片或逻辑芯片对内存的堆叠开辟了可能。例如，3D DRAM 架构将 DRAM 直接置于逻辑裸片之上。

在 3D IC 的基础上，行业也在努力实现光学元件的小型化，将其集成到硅芯片中，并与 EIC 共同封装形成光引擎，这项技术被称为 CPO。这一范式进一步提升了 3D 封装的复杂度。一个例子是台积电的 COUPE，它利用混合键合来集成 EIC 与 PIC。COUPE 已应用于 NVIDIA 的 Spectrum-X Photonics 和 Tomahawk 6-Davisson。

ASE 推出了其 SiPh 光引擎，采用微凸点技术将 EIC 与 PIC 垂直键合。英特尔发布了将激光器集成到 PIC 中的 OCI（Optical Compute Interconnect）芯片，而 GlobalFoundries 则推出了结合 FAU 与光纤阵列的 SCALE（Silicon Photonics Co-packaged Advanced Light Engine）平台。

付费内容中，我们将探讨：

• 微凸点 + TCB 与混合键合的对比，以及各自的应用场景

• 各大混合键合设备供应商的对准精度，以及谁正在缩小差距

• 键合之外的三大挑战，以及业界的应对之道

• 两个值得追踪的指标：台积电的 SoIC 产能规划与 Besi 的订单情况

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