TrendForce 解析先进封装：2.5D/3D 封装市场趋势与展望

TrendForce 2026 旧金山路演将于10月16日举行。欢迎加入我们，深入解析先进封装如何重塑代工行业，同时探讨最新的AI服务器与数据中心市场动态，及其对全球AI基础设施未来的意义：在此注册。

先进封装已成为AI芯片供应链中最受关注的战场之一。今年5月，我们深入探讨了其中的几个关键瓶颈，包括玻璃基板的 SeWaRe 微裂纹问题，以及面板级封装中的翘曲问题。行业正在快速演进。台积电（TSMC）持续积极扩充CoWoS产能，同时据报道正在开发自主的“类EMIB”方案。与此同时，据报道英特尔（Intel）的EMIB-T良率已显著提升，令两大先进封装巨头之间的竞争愈演愈烈。

在此背景下，TrendForce梳理了2.5D和3D先进封装的最新进展，从EMIB与CoWoS的架构差异，到产能趋势、客户分布，以及行业迈向面板级封装、玻璃基板和3D堆叠后的下一步走向。

Chiplet架构：关键在于互连

要理解先进封装为何变得如此关键，不妨先了解芯片设计的演进历程。

随着半导体制程节点不断缩小，晶体管架构也在同步演进。例如，当半导体技术从28nm迈向16nm时，行业从平面晶体管转向了FinFET（鳍式场效应晶体管）架构。下一次重大转变始于2nm，标志着GAAFET（环绕栅极场效应晶体管）时代的开启。

尽管CFET（互补场效应晶体管）架构已为1nm以下节点开发出来，但工艺微缩的成本持续攀升。为此，IC设计公司开始采用拆分策略，将单一芯片拆解为多个chiplet。这意味着不需要极限微缩的组件被分离出来，只有芯片的核心部分继续缩小。

要充分发挥chiplet设计的潜力，取决于裸片之间的互连质量，而这正是先进封装的用武之地。通过将chiplet紧密地封装在一起，先进封装能够实现高带宽、低延迟的互连。

相关报告：2026年半导体拐点：从2nm GAA到ASIC主权时代

2.5D封装：EMIB vs. CoWoS

CoWoS（Chip-on-Wafer-on-Substrate）是台积电的2.5D先进封装技术。它整合了两个连续的工艺：CoW（Chip-on-Wafer），通过微凸点将多颗裸片键合到硅中介层上；以及oS（on-Substrate），随后将中介层键合到封装基板上。

在2026年OCP APAC峰会上，台积电表示其5.5倍掩模版尺寸的CoWoS现已量产，在多款AI客户产品上良率持续超过98%，部分情况下高达99%。该公司预计到2029年将扩展至超过14倍掩模版尺寸。

Intel 的 EMIB 与 CoWoS 的关键差异在于中介层。EMIB 将硅桥直接嵌入基板中，作为芯片之间的通信链路，从而省去了全尺寸中介层，进而降低了成本。

假设两者的良率稳定性相当，Intel 的 EMIB 架构在设计上就具备比 TSMC 的 CoWoS 更低的成本潜力。至于光罩尺寸，Intel 此前表示其 EMIB-T 今年将扩展到 8 倍以上，并在 2028 年前达到 12 倍以上。

尽管大规模量产下的性能与可靠性尚待充分验证，这项技术已吸引了多家大型 ASIC 厂商的兴趣。在 2026 年第二季度财报电话会议上，Intel CEO 陈立武表示，公司目前的重点是推动 EMIB-T 进入大规模量产，以支持客户在 2027 年的量产爬坡。

中国台湾的 OSAT 厂商在 2.5D 封装领域也在快速推进。日月光（ASE）的扇出型基板芯片封装（FOCoS）利用多层 RDL 来整合处理器、内存和 I/O 芯片，RDL 层数从 3 层或 6 层扩展到多达 12 层。据该公司介绍，这可提供约为传统倒装芯片封装 50 倍的互连密度，而 FOCoS-Bridge 更是超过 200 倍。与此同时，矽品（SPIL）开发了 FOEB（扇出型嵌入式桥接），在 RDL 层内嵌入硅桥，实现芯片间近乎单片的、高密度、短距离的连接。

相关报道：晶圆代工市场周报 - 2026年8月17日

付费内容将探讨：

• EMIB 与 CoWoS 完整规格对比及主要客户

• CoWoS 在主要客户间的产能份额

• 玻璃基板方案及 3D/3.5D 封装的最新进展

• TrendForce 对整体供给与价格趋势的看法

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