自动化冗余通孔插入：强化先进制程互连可靠性

随着半导体行业深入推进 5nm 以下工艺领域，物理设计的格局已从由门延迟主导转变为由互连性能定义。在现代片上系统（SoC）设计中，连接数十亿晶体管的布线已成为功耗、性能和面积（PPA）的主要瓶颈。在互连堆栈的各类组件中，通孔（via）——即金属层之间的垂直连接——是最显著的薄弱环节之一。

在先进工艺节点上，随着尺寸缩小，通孔电阻呈指数级增长。这种不断上升的电阻，加上更高的电流密度，加剧了电迁移（EM）和 IR 压降相关的挑战。传统上，设计团队在最终签核阶段解决这些问题，往往导致后期的工程变更单（ECO），可能使项目延迟数周。为了在确保长期硅片可靠性的同时维持紧迫的上市时间计划，需要一种新方法：将签核感知的互连优化前移到实现阶段。

通孔失效与互连电阻的物理机制

要理解自动通孔优化的必要性，首先要考虑其中涉及的物理挑战。在典型的先进节点互连中，单个通孔的电阻可能明显高于相应长度金属导线的电阻。当电流流过这些狭窄的垂直结构时，产生的热量和原子位移可能导致电迁移——金属原子的逐渐移动，最终形成空洞或短路。

此外，通孔电阻在庞大的供电网络（PDN）中的累积效应会导致 IR 压降。如果到达逻辑门的电压低于某个阈值，该逻辑门的开关速度就会变慢，可能导致时序失效。在最坏的情况下，逻辑门可能完全无法翻转。

过去，设计人员通过在关键信号路径和电源网格上手动添加冗余通孔来缓解这些风险。冗余通孔为电流提供并联路径，降低有效电阻，并减小流经任何单个通孔的电流密度。然而，在 5nm 及以下节点，版图的极高密度和代工厂设计规则的复杂性使得手动插入实际上已不可行。图 1 展示了这一问题。

图 1：先进节点版图日益增加的复杂性需要自动化解决方案，在不违反代工厂规则的情况下识别可插入冗余通孔的有效位置。

传统实现流程的局限性

大多数布局布线（P&R）工具都包含基本的通孔冗余功能。然而，这些布线器主要针对连通性和时序收敛进行优化，而非高性能硅片所需的彻底可靠性增强。基于布线器的通孔插入通常存在以下几项局限：

1. 缺乏签核感知：实现布线器通常使用简化版的代工厂设计规则以维持性能。虽然这对初始布线已经足够，但当设计接受完整签核规则集检查时，往往会导致 DRC 违例。
2. 搜索空间有限：布线器常常在拥塞区域放弃通孔插入，以避免产生短路。这使得设计中的关键部分——往往正是最需要优化的区域——得不到充分优化。
3. ECO 开销：当基于路由器的增强操作触发签核违规时，由此产生的 ECO 循环需要重新运行实现流程的部分环节，这会消耗宝贵的时间，并可能扰乱时序收敛。

为了克服这些障碍，许多设计团队采用“左移”方法学，在设计周期的更早阶段使用签核级质量的引擎。通过将用于最终验证的同一套逻辑集成到增强流程中，设计人员可以获得“构造即正确”的结果，保证能够通过最终签核。

方法学：自动化的签核感知增强

用于通孔优化的左移方法涉及一个专门的增强平台，该平台在实现阶段对设计数据库进行操作。此平台读取标准设计格式（如 LEF/DEF 或 OASIS），并应用多步骤流程来强化互连。

第一步是对现有版图进行全面分析，以识别每一个可以放置冗余通孔的潜在位置。这并不是简单的邻近性检查；该工具必须考虑复杂的多重图形化约束、电压感知的间距规则以及包边要求。借助签核级几何引擎，该工具能够以远超传统路由器的精度在这些约束中导航。

在确定有效的插入点后，该工具会策略性地向用户选择的网络添加冗余通孔。这可以全局应用于整个电源网格，也可以针对特定的高优先级信号网络，例如时钟树或长距离总线线路。其结果是版图显著更加稳健，整体电阻更低，电迁移裕量也得到改善。

图 2：通过将签核感知优化前移到实现阶段，设计团队可以在互连问题演变为后期瓶颈之前解决它们。

借助短路韧性应对版图缺陷

现代自动化增强技术最具创新性的方面之一，是能够处理“脏”或不完整的版图数据。在实现流程中，典型的设计数据库很少是完全干净的。随着设计逐渐成熟，局部短路、布线重叠或电源网格定义不完整等情况都很常见。

传统的优化工具在遇到这些缺陷时常常会失败，要么崩溃，要么产生非法的版图修改。一个稳健的增强平台必须具备“短路韧性”。这意味着该工具能够识别存在连接性冲突的区域，并自动将其指定为禁布区（图 3）。

图 3：具备短路韧性的 DE-Via 流程；避免在已识别的易短路区域进行插入。

通过保护这些可疑区域，该工具可以继续优化设计的其余部分。这让设计团队可以尽早且频繁地运行通孔增强，甚至在版图完全通过 DRC 检查之前。这种迭代式方法对于在快节奏的设计环境中保持生产力至关重要，因为它可以防止轻微的版图问题阻碍芯片整体可靠性增强的进程。

对电源传输和电迁移的影响

自动化过孔插入的技术优势在电源分配网络（PDN）中最为明显。在高性能 SoC 中，PDN 必须在尽可能小的电压降下输送大量电流。随着金属层数量的增加，通过过孔堆叠的垂直电阻成为总 IR 压降的主要贡献因素。

通过最大化 PDN 中的过孔数量，自动化增强显著降低了网格的垂直阻抗。这使得芯片上的电压分布更加均匀，为逻辑门提供了更多的时序裕量。在许多情况下，这种增强可能就是达到性能目标与不得不降低最终产品时钟频率之间的区别。

从电迁移（EM）的角度来看，额外的过孔提供了关键的安全保障。电迁移是一种统计现象；虽然单个过孔可能被设计为承受特定电流，但制造偏差可能导致局部“热点”，使电流密度超过安全限值。通过提供并联路径，自动化插入确保电流分布更加均匀，降低了器件在生命周期内发生灾难性故障的可能性。

现代 SoC 流程中的可扩展性与集成

随着 SoC 设计发展到包含数十亿晶体管和数十公里布线的规模，增强平台的可扩展性变得至关重要。该工具必须能够足够快地处理海量数据，以适应标准的隔夜实现流程。这需要高度并行化的架构，能够将版图分析和插入任务分配到数百个 CPU 核心上。

此外，该平台必须无缝集成到现有的 EDA 生态系统中。通过支持标准行业格式并提供关于所做增强的清晰报告，该工具使设计人员能够对其版图保持完全掌控。运行“假设分析”场景的能力——例如测试不同过孔密度对 IR 压降的影响——为设计人员提供了在 PPA 与可靠性之间做出明智权衡所需的洞察。

结论：设计稳健性的未来

在先进工艺节点时代，实现与验证之间的界限正在模糊。5nm、3nm 及更先进节点的挑战要求签核感知贯穿设计周期的每个阶段。自动化过孔插入是这种左移（shift-left）方法学如何在硅可靠性和进度可预测性方面带来切实收益的典型范例。

通过将传统上手动且容易出错的过程自动化，设计团队可以将精力集中于更高层次的架构创新，并确信其互连建立在经过签核验证的稳健性基础之上。随着互连挑战不断加剧，采用自动化、签核感知的增强平台将不仅仅是一种优势，而是任何致力于在当今时代交付高性能硅片的团队必不可少的选择。