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Semiconductor Engineering 芯片与封装· Synopsys·· 5 小时前AI 评分18

AI 时代的 Foundation IP:为什么执行决定 SoC 成本(Synopsys eBook)

Foundation IP For The AI Era: Why Execution Shapes SoC Cost ─ eBook

AI 导读

Synopsys 发布 eBook《Foundation IP for the AI Era》,通过 3nm 数据中心与 Edge AI SoC 实例,说明一体化 Foundation IP 策略如何降低执行风险、加快 tape-out 并降低 TCO。

正文 · AI 翻译

集成式基础 IP 策略如何降低执行风险、加快流片并降低 TCO。

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随着 AI 工作负载将功耗、性能、电压和工艺偏差推向新的极限,先进节点 SoC 的经济效益正在发生变化。除了 IP 本身的成本之外,隐性成本往往在设计周期的后期才显现:集成延迟、进度延误、重新流片以及错失市场窗口。随着设计复杂度的上升,可预测的执行正与功耗、性能和面积(PPA)一起,成为总拥有成本(TCO)的关键因素。

逐件采购基础 IP 会增加另一层复杂性。来自多个供应商的逻辑库、嵌入式存储器、I/O 和 OTP NVM IP 会带来不同的交付物、路线图、支持模式和集成要求。集成的 Foundation IP 平台可以将核心构建模块整合为一套经过流片验证、完整验证的堆栈,并具备可签署验收的特性表征数据以及 IP + EDA 协同优化,从而改善 PPA 并加速实现,以此减少这些接缝。这种更紧密的协同有助于设计团队以更高的可预测性迈向流片。

其影响不止于集成。在 HPC 和 Edge AI 设计中,PPA 的改进可以通过更小的芯片面积、更低的运行功耗和更高的性能转化为可观的经济价值,而避免一次重新流片或重大流片延迟能保护更多的价值。Synopsys 电子书 “Foundation IP for the AI Era” 通过 3nm 数据中心和 Edge AI SoC 案例探讨这些权衡,结合经过流片验证的 Synopsys Foundation IP PPA 基准测试,以及基于公开市场数据的建模成本估算,说明执行决策如何影响 TCO。

下载该电子书,了解集成式 Foundation IP 策略如何帮助降低 HPC 和 Edge AI SoC 的执行风险、加快流片并降低 TCO。

来源: Semiconductor Engineering 芯片与封装 · semiengineering.com