Lam Research：虚拟孪生与机器学习如何优化 DRAM 良率

虚拟孪生与机器学习（ML）在 DRAM 制造日益复杂的情况下，提供了一种更快、成本更低的系统性良率问题识别方法。

通过用硅片数据校准 SEMulator3D® 虚拟孪生，工程师可以建模工艺偏差、检测多种失效模式，并以更少的晶圆实验评估解决方案。

基于 ML 的优化消除了全部八种系统性失效模式，并将预测良率从 0.1% 提升至 78.5%。

随着存储器技术不断微缩，制造工艺正变得日益复杂。

更多的工艺步骤、更窄的工艺窗口以及新的偏差来源，使得达到可接受的良率变得愈加困难。

在良率爬坡过程中，系统性失效正成为良率损失的一个来源。与随机缺陷不同，这些失效通常由多个工艺模块之间的复杂交互所驱动。

快速识别这些系统性缺陷的根本原因，对于快速提升良率、缩短上市时间至关重要。¹ 但传统的失效分析严重依赖晶圆实验和统计分析，随着制造复杂度的增加，这可能既缓慢又昂贵。

这正是经过校准的虚拟孪生和机器学习优化可以发挥作用的地方。

图 1. 系统性失效是良率爬坡过程中的关键瓶颈。更快地识别和消除这些失效可以加速良率爬坡，缩短达到目标制造良率所需的时间。

工艺工程师使用虚拟制造模型（SEMulator3D®）和机器学习（ML）优化（Fabtex™ Yield Optimizer）来预测工艺失效。

虚拟孪生可以在经过校准的数字环境中再现工艺偏差，从而改进 DRAM 良率分析。

ML 随后可以同时评估多种失效机制和工艺变更。

利用这一技术，工程师可以评估潜在的良率提升，而几乎不需要进行晶圆实验。

利用虚拟量测检测多种 DRAM 失效模式

作为该技术的一个示例，我们构建了一个 DRAM 制造工艺流程的 SEMulator3D 模型（虚拟孪生）。在建模过程中，我们在整个工艺流程中建立了虚拟量测（图 2）。

图 2. 使用工艺集成、虚拟量测和硅片数据构建并校准 DRAM 虚拟孪生。

随后使用 ML 根据硅片数据校准模型，使虚拟环境能够更好地再现观察到的制造行为，并作为后续失效分析和优化的基础。

构建并校准 DRAM 虚拟孪生

在我们的具体案例研究中，我们为 DRAM 存储器件构建了一个经过校准的虚拟孪生，其中包含八种已知的系统性失效机制。

图 3 展示了这些失效机制的示例，包括关键 DRAM 结构之间的短路、断路和重叠相关缺陷。

图 3. 再现系统性 DRAM 失效模式并利用虚拟量测对其进行检测。

我们还在虚拟孪生体中指定了检测这些失效所需的虚拟量测。通过将每种失效转化为可测量的几何条件并通过虚拟量测进行监控，我们能够在同一研究中自动检测并同时分析多种失效机制。

利用机器学习优化工艺目标

利用校准后的虚拟孪生体，随后应用机器学习来帮助我们理解工艺和结构变化对八种预定义失效模式的影响。

随后，我们搜索了一种优化的制造方案（具体的工艺变更），使其在八种预定义失效模式上的失效率最低。优化程序没有独立处理每种失效模式，而是同时评估多项工艺变更的影响，并搜索能提高整体通过率的工艺目标。

案例研究结果：预测良率提升至 78.5%

如图 4 所示，优化后的工艺设置显著降低了所有八种系统性失效模式。

图 4. 通过基于机器学习的优化和重新设定目标分析，同时降低多种系统性失效。图中突出显示了 SNLP（存储节点着陆焊盘）开路/短路失效的重新设定目标示例图。

在研究中使用的标称工艺条件下，预测总良率为 0.1%。经过优化后，预测良率提升至 78.5%，所有八种失效机制的失效率均有所降低。

该分析还将优化后的方案转化为可直接应用于实际生产的可执行在线目标，帮助工程师确定应调整哪些工艺和结构参数以进一步减少系统性失效。

加速半导体良率提升

这项工作展示了如何结合工艺模型与机器学习来加速 DRAM 器件开发过程中的良率提升。通过在校准的虚拟环境中再现工艺 variability，并进行同步优化和重新设定目标，工程师无需耗费大量硅片实验的时间和成本，即可检测多种器件失效并探索广泛的解决方案空间。

参考文献

¹ I. Tirkel, "Yield Learning Curve Models in Semiconductor Manufacturing," IEEE Transactions on Semiconductor Manufacturing, vol. 26, no. 4, pp. 564-571, 2013 年 11 月。