近阈值设计边缘 AI SoC：Foundation IP 如何帮助突破功耗墙

降低工作电压是 SoC 功耗优化的关键。在约 0.4–0.5V 的先进 FinFET 工艺下，这也可能开始成为一种设计风险。随着边缘 AI 将推理推向更靠近端点的位置，边缘 AI SoC 必须在严格的能耗和散热限制下提供实时性能。传统的电压缩放已不再足够。

SoC 设计正转向更广泛地使用近阈值操作，以实现每瓦性能的阶跃式提升。但这种转变从根本上改变了芯片的行为：延迟呈非线性增长，波动性显著加大，而支撑可预测的操作成为最小化功耗的关键前提。

在这一工作区间内取得设计成功，很大程度上取决于基础 IP 的底层质量、建模精度，以及与 EDA 流程和硅片验证的集成度。必须谨慎选择嵌入式存储器、逻辑库和 I/O，并在早期阶段执行所有目标优化并完成充分验证——而不是将其视为下游的可选方案。

近阈值下会发生什么变化

每位 SoC 设计师都明白，降低供电电压可以减少能耗——但在接近阈值电压时，它会改变晶体管行为，并挑战传统的设计假设。

图 1：较低电压下能效提升，但在阈值附近延迟和波动性急剧增加。

如图 1 所示，降低电压可减少每次操作的能耗，但伴随着显著的权衡：延迟快速增长，波动性增加，噪声容限缩小。

在这一区间内：

• 时序路径对微小的电压波动变得高度敏感
• IR 压降和局部电压骤降成为一阶效应
• 保护带（guard-banding）变得不那么有效
• 标称电压模型不再能准确预测行为

电压缩放不再是一项孤立的优化——它在整个设计栈中引入了紧密耦合的挑战。

基础 IP：决定差异化的层次

在超低电压下达到功耗目标还不够；设计必须以可预测的方式实现这一点，且不引入额外的硅片风险。这正是基础 IP 从附带的支持要素转变为设计成功重要组成部分的地方。逻辑库、存储器编译器和 I/O 的质量可以直接决定设计收敛的稳健性和硅片结果。

一个统一的、经硅片验证的基础 IP 平台——与 EDA 流程紧密耦合，采用最精确的建模和表征方法构建，并在硅片上经过细致验证——提供了在超低电压下实现 PPA 获胜设计所需的精度和一致性，从早期设计到签核都能保持可靠的行为。

嵌入式存储器：电压下限所在

存储器是面积和功耗的主要贡献者——如果未在架构上解耦，它往往决定系统的最低工作电压（Vmin）。这可以通过灵活的架构来解决：

• 带有经硅片验证的辅助特性的单轨存储器支持低至约 600 mV Vmin 的操作，可在不打乱架构的情况下直接实现 V² 能耗降低
• 双轨存储器将逻辑与存储器电压解耦，允许计算模块进行更深入的缩放。如图 2 所示，该方案已在 ISSCC 2025 上得到验证，采用 3nm FinFET 工艺、工作电压为 380/540 mV 的 38 Mb/mm² 双轨 SRAM
• 超低功耗寄存器堆支持在计算密集区域进行本地化数据存储

图 2：双轨存储器架构将逻辑与存储器的 VDD 解耦，并在 ISSCC 2025 上得到验证：采用 3nm FinFET，在 380/540 mV 电压下实现 38 Mb/mm² 的 SRAM。

不同的 AI 子系统需要不同的存储器策略：MAC 计算单元适合小型分布式 SRAM 块；激活单元适合带宽数据通路的 ULP RF；共享系统缓冲区则适合高带宽 AXI 接口。

逻辑库：在最关键之处保证精度

逻辑库必须专门针对低电压工作进行设计：

• 先进的表征手段，例如基于矩的 LVF 时序与噪声模型，覆盖宽范围的 PVT 区间
• 能够捕捉近阈值非线性敏感性的延迟与转换时间（slew）模型
• 增强的验证检查——包括 MIS 效应、脉宽完整性、偏斜交互以及混合器件行为——以应对噪声容限的降低
• 有针对性的硅片验证，包括扩展的时序与功能扫描，以确保模型精度

这种建模精度至关重要，可避免低电压签核过程中出现意外情况，或硅片上出现时序失败。

I/O：不要让外围电路拖累内核

在许多设计中，I/O 域决定了系统级 Vmin。如果 I/O 无法在降低的电压下可靠工作，那么无论内核优化得多好，近阈值逻辑的优势都会被阻挡。

该产品组合涵盖控制接口（GPIO、I3C/I2C、SWI3S）、高速数据链路（LVDS、RGMII）、时钟与参考输入、存储接口（SD/eMMC）、测试 I/O 以及面向 chiplet 系统的 2.5D/3D 集成 I/O——每一项都经过验证，可在不同供电电平下保持一致的工作状态。

协同优化：仅靠标准 IP 有时还不够

要在约 0.4–0.5V 下实现可预测的优化运行，需要在 Foundation IP、EDA 工具、建模和硅片验证之间实现紧密对齐。

图 3：闭环方法学将 Foundation IP、工具与硅片反馈对齐，确保优化的低电压设计。

如图 3 所示，最优的低电压设计依赖于一个迭代的、闭环的支持流程：

• 早期探索 PPA 权衡，并进行具体的电压目标设定
• 选择合适的 IP 架构、工艺选项与配置，可能还需进行特定的单元调优
• 针对低电压条件优化流程与签核
• 来自硅片验证的反馈，持续提升精度并增强信心

在客户设计合作过程中，Synopsys 应用工程师架起了 IP/EDA 研发专家与 SoC 设计师之间的桥梁，确保各项特性得到充分运用、各项技术得到最优部署。工具与 IP 的协同优化使器件物理特性、建模假设与硅片结果紧密耦合——将近阈值设计转变为低风险、可投产的解决方案。

实证：功耗降低约 20%，且不影响项目进度

一款功耗敏感、采用先进工艺节点并面向大批量生产的 AI 网络交换 SoC，采用近阈值设计，需要专业的技术支持，以便在非常紧凑的项目周期内支持极低的工作电压。其 Foundation IP 解决方案包括经过专门调优的低电压逻辑单元、定制电平转换器、定制双轨存储器编译器，以及专门设定的 PVT corner 集合，所有这些均经过精心挑选，以通过近阈值签核实现最佳设计权衡与最优功耗效率。

结果如下：

• 功耗降低约 20%
• 全面达成性能与面积目标
• 对进度无影响
• 降低验证复杂性，同时避免重新流片

关键成果：无需承担进度或硅片风险的可预测执行。

对低压应用的端到端支持

Synopsys 提供全面的文档、设计评审、PPA 调优会议以及直接的应用工程支持。DTCO 和 PPA 探索帮助客户选择最佳的 IP 配置，而定制表征服务则可扩展该平台以满足特殊需求。

前进之路

随着边缘 AI 工作负载的激增，支持近阈值运行已成为实现功耗优化的 SoC 设计的核心需求。Synopsys Foundation IP 解决方案——逻辑、存储器和 I/O——提供了这一工作区间所需的架构严谨性、建模精度和严格的硅片验证。广泛的产品组合，加上以设计一致性实现的大量 IP 集以及对宽电压范围的支持，简化了 IP 复用，使产品在工艺代际和代工厂之间的迁移更加容易。

尽早与 Synopsys 合作，定义最佳电压目标，选择合适的 Foundation IP 配置，并建立针对您的产品目标量身定制的低压就绪方法论。功耗墙是真实存在的——但并非不可逾越。

要了解更多信息，请阅读白皮书“用低压 Foundation IP 击败边缘 AI 功耗墙”。要探索完整的 Foundation IP 产品，请访问我们的网页。