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良率预测技术加速FOPLP光刻量产爬坡
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AI 综述
据Semiconductor Engineering 2026年11月10日报道，扇出面板级封装（FOPLP）在量产爬坡过程中面临多项光刻挑战：随着面板尺寸增大，图形畸变、die shift（芯片偏移）和套刻误差随之加剧，工程师需要在良率与产能之间寻找平衡。为缩短光刻环节的学习周期，厂商的做法是将离线量测数据与良率预测算法相结合，在投入物理试验之前，先通过模拟方式评估不同工艺条件的效果。在HVM（大批量制造）产线的实测中，良率预测与实测良率之间的差异最初为1.2%–2.7%，经过检查标准化处理后，这一差异降至0.2%–0.8%。预测精度的提升使厂商能够减少试错迭代次数，从而缩短整体开发周期，加速FOPLP的量产爬坡。目前报道主要聚焦于该技术方法及其在HVM产线上的验证结果，尚无更多厂商落地或时间表方面的信息。
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最新进展11月10日 16:08
HVM产线实测显示良率预测与实测差异经检查标准化后降至0.2%–0.8%。报道时间线
沿着报道，了解事件的不同侧面。
11月10日
- Semiconductor Engineering 芯片与封装缩短光刻学习周期以加速 FOPLP 量产爬坡
在扇出面板级封装（FOPLP）量产爬坡中，面板尺寸增大带来图形畸变、die shift 和套刻误差，工程师需在良率与产能之间寻找平衡。通过将离线量测数据与良率预测算法结合，厂商可在投入物理试验前模拟评估工艺条件；在 HVM 产线实测中，预测与实测良率差异从最初 1.2%-2.7% 降至检查标准化后的 0.2%-0.8%，从而减少试错迭代、缩短开发周期。
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